Single-Slope Column-Level ADC for CIS(1)
이번 포스팅 시리즈는 바로 single slope ADC(SS-ADC)에 대해서 알아보겠습니다.
최근에 구글링하다가 "Welcome to the World of Single-Slope Column-Level Analog-to-Digital Converters for CMOS Image Sensors"라는 책을 알게되었습니다.
SS-ADC에 대해 잘 정리되어 있어, 이를 공부하고, 정리해보도록 하겠습니다.
2.5 Motivation to use Column-Level ADC
이 절에서는 column-parallel ADC 구조를 이미지센서에서 왜 사용하게 되었는지 간략히 그 장점을 설명하고 있습니다.
먼저 frame rate가 빨라집니다.
frame rate는 2D Array 구조 전체를 한번 conversion하는데 걸리는 시간입니다. 만약 k행 l열의 array 구조에서 걸리는 frame rate를 일반적으로 구해보면 다음과 같습니다.
단일 픽셀 값을 A/D 하는데 걸리는 시간 : tc
A/D 변환한 디지털 값을 readout하는데 걸리는 시간 : tr
이라고 하면, frame rate = 1/(k*l*(tc+ tr)) 로 정의할 수 있습니다.
하지만 여기서, parallel로는 동시에 A/D가 동작한다고 하면
A/D 하는데 걸리는 total 시간 : l*tc
디지털 값을 readout 하는데 걸리는 시간 : k*l*tr
frame rate = 1/(l*tc + k*l*tr)로 시간이 줄어듭니다. 하지만 어플리케이션에 따라 tr은 조절할 수 있기 때문에, 속도를 결정하는데 가장 중요한 요서는 A/D conversion time 입니다.
이미지센서는 레이아웃 구조도 중요합니다. 픽셀 pitch가 점차 작아지기 때문에 column-parallel 구조로 할 경우, 좁고 길게 그리게 됩니다. 수많은 픽셀과 한정된 면적에서 레이아웃을 잘하기 위해서는 adc가 큰 면적을 차지 하면 안됩니다.
실제로 레이아웃을 할때 절반은 픽셀 아래쪽으로, 절반은 픽셀 위쪽으로 그리게 됩니다.
또한 ADC의 matching 특성도 중요합니다. 왜냐하면 gain 이나 offset의 mismatch는 'block non-uniformity' 패턴을 출력에 나타날 수 있게 하기 때문에 중요합니다.
3. single-slope ADC Architectures
CIS에서 사용되는 대표적인 ADC가 SS-ADC입니다.
그 장점은 파워소모가 적고, 레이아웃에서 차지하는 면적이 작기 때문입니다. 기본적인 ADC 구조는 다음과 같습니다.
그림에서 처럼 먼저 픽셀 column값들을 A/D 변환 과정 동안 유지하고 있기 위한 Sample & hold cap이 있습니다.
그리고, ADC 구성 요소로는 comparator, D/A ramp generator, digital counter n bits로 구성되어 있습니다.
간략하게 digital counter의 역할은 ramp generator가 ramp신호를 만들어주기 위한 일종의 clock이라고 보면 됩니다. 이 카운터가 카운팅을 시작하면서 점차적으로 ramp 파형이 출력됩니다.
그러다가, comparator 반대 입력인 픽셀 출력쪽이 ramp 파형보다 더 커지게되면 comparator 출력 값이 변하고, 이때의 카운팅된 값이 디지털 bit이 됩니다.
이 값은 마지막에 ram에서 디지털로 저장하고 있게 됩니다. 말로 표현한 내용을 timming diagram으로 표현하면 아래와 같습니다.
그럼 SS-ADC의 단점은 무엇일까요? 이 책에서는 speed limitation이라고 합니다. digital count는 0부터 nbit까지 순차적으로 진행하기 때문에 시간이 걸립니다. digital count 시간 외에도 RC delay가 있다.
여기서 말하는 RC delay는 디지털 부분이다. digital counter와 digital memory cell간에 연결된 부분에서 발생하는 delay를 말합니다.
왜냐하면 pixel Array는 큰 면적을 차지하는데 이 digital 값이 이 line을 타고 달리기 때문입니다.
또한 이 긴 metal라인에 기생캡이 달려있고, clock이 튈때마다 이 캡이 충전/방전 되면서 clock skew도 발생하게 됩니다.
이를 해결하기위해서 SS-ADC의 여러 기법들을 사용한 논문들이 나오게 됩니다.
이번 포스팅은 여기까지 입니다. 다음 포스팅에서는 여러가지 SS-ADC의 기법들에 대해 정리해보도록 하겠습니다.
읽어주셔서 감사합니다.